베릴로그 화면

1. Verilog HDL에 의한 일반적인 설계 흐름

  ㅇ Verilog HDL 코드 작성  →  시뮬레이션  →  기능 검증  →  합성  →  FPGA/ASIC 구현

  ㅇ (FPGA 설계 흐름 例)
     - Verilog HDL 코드 작성 → 문법 검사 → 시뮬레이션(Simulation) → 합성(Synthesis) 
       → 배치배선(Implementation) → Bitstream 생성 → FPGA 다운로드
        . Bitstream : FPGA 내부 회로 구성을 위해 다운로드되는 최종 이진 설정 데이터 파일
           .. 이는 ASIC 경우에 불필요


2. Verilog HDL를 다루는 소프트웨어 툴 종류  :  (EDA Tool 종류)

  ㅇ Intel Quartus Prime  :  FPGA 설계/합성
  ㅇ Xilinx Vivado  :  FPGA 설계/합성
  ㅇ ModelSim  :  HDL 시뮬레이션/검증
  ㅇ Visual Studio Code + Verilog 확장  :  Verilog HDL 코드 편집
  ㅇ Icarus Verilog  :  Verilog HDL 컴파일/시뮬레이션


3. Verilog EDA Tool 화면 구조  :  (공통적인 구조)

  ㅇ 메뉴바 (Menu Bar)  :  File / Edit / Flow/Run (합성,구현 등) / Tools / Window(창 배치 변경)
     - 합성 : 설계한 HDL 코드를 논리 게이트 및 플립플롭 등의 회로 구조(netlist)로 변환하는 과정
  ㅇ 툴바 (Tool Bar)  :  (자주 쓰는 기능 버튼 모음)
  ㅇ 프로젝트 탐색기  :  (프로젝트 파일 목록 관리)
     - Verilog 소스 (*.v), Testbench, Constraints (*.xdc), Simulation 파일, 
       IP Core (미리 만들어 둔 재사용 가능한 디지털 회로 블록) 등
  ㅇ 소스 편집기 (Source Editor)  :  (여기서 Verilog 코드 작성)
  ㅇ 콘솔 (Console) / 메시지 창  :  (컴파일/합성 결과 및 오류 출력)
  ㅇ 시뮬레이션 파형 (Waveform) 창  :  (Verilog 동작 확인)
     - 클럭 변화, 입력/출력 타이밍, FSM 상태 변화, 버그 분석 등
        . (신호 변화 분석을 위한 시간축 표시됨)