1. Verilog HDL
ㅇ 역사
- 원래, 1983년 Gateway Design Automation社에서 개발된 하드웨어 기술 언어
- 후에, Cadence Design System社에 인수되어 업계 표준으로 자리잡음
- 이후, 1991년 내부 LRM(Language Reference Manual)을 공개함으로써,
- 이로부터, 1995년도에 IEEE에서 최초 표준화됨 (IEEE 1364 - 1995)
ㅇ 표준 : IEEE std. 1364, 1800 (1995,2001,2005,2009,2012)
- System Verilog (시스템 수준의 모델링,IEEE 1800)과 기존 Verilog (IEEE 1364-2001)이 통합,
- IEEE 1364-2005로 개정되는 등 확장이 지속적으로 이루어짐
ㅇ 주요 사용 용도
- 디지털 회로 시뮬레이션(Simulation), 회로 검증(Verification), 회로 합성(Synthesis)
. 시뮬레이션 : 컴퓨터 기반의 실험을 통해, 예측/분석하는 일련의 과정
. 합성 : 설계한 HDL 코드를 netlist 형태로 바꾸는 과정
2. Verilog 특징
ㅇ 문법이 C 언어와 유사 ☞ Verilog 문법 참조
ㅇ 기본 설계 단위가 모듈임 ☞ Verilog 모듈 참조
ㅇ 특정 EDA (Electronic Design Automation), 공정 기술, 설계 방법 등에 비 종속됨
ㅇ 확장자 `*.v`이 붙은 하나의 파일 내에 하나의 시스템의 설계 결과물이 담겨짐
3. Verilog 언어의 구문 분류
ㅇ 논리 합성 구문
- assign 문,always 문,if-else 문 등 EDA 도구에서 합성 지원용 구문
ㅇ 시뮬레이션 구문
- initial 문,$finish,$fopen 등 시뮬레이션을 위한 테스트 벤치 작성
ㅇ 라이브러리 설계 구문
- specify,$width,table 등 라이브러리의 설계 작성 및 셀의 기능,지연,핀 정보 등을 정의