HDL 설계 흐름, HDL 설계 단계

1. HDL에 의한 설계 흐름 및 컴파일 단계

  ㅇ 설계 흐름 (Design Flow)
     - ①  설계 엔트리 (Design Entry) 또는 설계 캡슐화 (Design Encapsulation)
        . 디지털시스템의 하드웨어적인 기능(동작,구조)을, HDL 언어로써,
           .. 개념적인,추상적인 텍스트 형태로 표현하는 것
        . 표현 방식은, 부울식,진리표,넷리스트,추상적 동작 모델 등 다양한 형식으로 표현 가능함
        . 큰 회로는, 작은 회로들의 상호 연결,상호 작용으로 분할시켜 표현 가능

     - ②  논리 시뮬레이션 (Logic Simulation)
        . 개념화된 설계가 올바르게 작동하는지 확인하기 위한 시뮬레이션이 중요함
           .. 올바른 동작 증명을 위해 직접 확인 검증,수학적인 방법 등을 사용하게 됨
        . 하드웨어가 어떻게 동작하는지를 컴퓨터 디스플레이로 보여줌
           .. 시간 순서, 신호 파형 등 출력
        . 회로 기능 테스트의 논리 입력값(stimulus)을 테스트 벤치(test bench)라고 함
           .. 테스트 벤치도 HDL로 작성됨

     - ③  논리 합성 (Logic Synthesis)
        . 합성은, 고수준의 추상적 설계 설명을 실제 게이트,플립플롭 수준의 구성 요소로 변환하는 것
           .. HDL 표현에 의한 구성요소와 그들의 상호연결을,
           .. 최적화(논리식의 간략화,최소화 등)시킨 결과물을, (이를, `실리콘 컴파일`이라고도 함)
           .. 넷리스트로 얻어내는 과정임
        . 이 과정에서, 요소 및 구조를 표현하는 데이터베이스를 생성하게 됨

     - ④  타이밍 검증 (Timing Verification)
        . 합성된 결과물이 규정 속도에서 동작 가능한지를 검증
        . 게이트 전파 지연 등에 의한 영향으로 올바른 동작 여부를 검증

     - ⑤  결함 시뮬레이션 (Fault Simulation)
        . 결함 회로와 무 결함 회로 간의 차이를 확인할 수 있게,
        . 테스트 패턴을 인가함으로써 검증

     * 이로써, 실제 구현될 IC 형태는, ASIC,PLD,FPGA 등

  ㅇ 컴파일 단계의 구분 (레지스터 전달 레벨 -> 게이트 레벨)
     - ①  논리 동작을 기술하는 HDL 포멧의 파일 생성
     - ②  산업 표준인 EDF 포멧으로 변환
     - ③  JEDEC 포멧으로 변환