연산증폭기 회로 해석

1. 연산증폭기의 회로 해석적 특징

  ㅇ 높은 입력, 낮은 출력 임피던스
     - 대략, 높은 입력 임피던스(1~10 MΩ), 낮은 출력 임피던스(~1 MΩ)를 갖음
     - 따라서, 여러 연산증폭기들을  연속하여 종속 연결시에도 부하로 작용하지 않음

     - 즉,
        . 큰 입력 임피던스 : 구동 용이 
           .. 작은 전류(수 나노 암페어 정도) 만으로 구동 가능하므로,
           .. 원천 구동 전압이 거의 떨어지지 않음
        . 소 출력 임피던스 : 부하에 큰 출력 전압 전달이 가능 
           .. 큰 부하 구동이 가능하고,
           .. 출력 측 부하 변동에 의한 전류,전압 변화에도 영향을 덜 받음

  ㅇ 이상적인 전압증폭기로써 모델화 가능
     - 가장 단순하고도 이상적인 전압증폭기로써 모델화될 수 있음
        . 즉, 연산증폭기는, 전압 이득이 매우 큰 전압제어 전압원(VCVS)으로 동작 가능

     - 연산증폭기의 이상적인 등가회로
         
        . A는 차동이득(differential gain) 또는 개방루프이득(open-loop gain)
        . 통상, 전압이득 값이 104~106(80~120 dB) 정도

  ㅇ 무한대 대역폭 
     - 거의 무한대의 대역폭을 갖으며, 출력은 주파수와 독립적임
        . 꽤 높은 주파수까지 일정한 이득 A 를 갖음

  ㅇ 오프셋 전압,전류가 0
     - 입력 전압,전류 오프셋이 0 일 때, 출력 전압,전류도 0
        . 그러나, 실제적으로 출력을 0으로 하기 위해서는,
        . 입력 오프셋 전압이 수 mV, 입력 오프셋 전류가 수 nA 정도 필요

  ㅇ 단지 차동 신호에 만 응답
     - 두 입력의 동상 신호는 무시됨 (즉, 공통모드 제거)
     - 거의 무한대의 공통모드제거비(CMRR) 특성을 갖음

  ㅇ 가상 단락 
     - 두 입력 단자 간에 가상 단락 (Virtual Short) 특성을 갖음
     - 즉, 두 입력 단자 간에,
        . 전류가, 개방된 것 처럼, 단자로 흐르지 못하지만,
           .. (Op Amp는 무한대 입력 임피던스를 갖으므로)
        . 전압은, 단락된 것 처럼, 두 단자 전압이 같아짐