게이트 전기적 특성

(2020-04-14)

Logic Voltage Level, 논리 전압 레벨, Propagation Delay Time, 전파 지연 시간, 전달 지연 시간, VCC, VDD, 직류 공급 전압


1. 게이트 전기적 특성 (전압/전류 레벨 관점)회로 관점에서, 논리 값 대응 전압 레벨을 다르게 함
     - 정 논리 (Positive Logic) : (True,1)을 높은 전압(High)에, (False,0)을 낮은 전압(Low)에 대응
        . TTL : (High) 5 [V], (Low) 0 [V]
        . CMOS : (High) 3.5 ~ 5, (Low) 0 [V]
     - 부 논리 (Negative Logic) : (False,0)을 높은 전압(High)에, (True,1)을 낮은 전압(Low) 대응
        . TTL  : (High) 0 [V], (Low) 5 [V]   
        . CMOS : (Low) 3.5 ~ 5 [V], (High) 0 ~ 1.5 [V]

  ㅇ 논리값 결정을 위한 최대/최소 전압 레벨
     - VIH (min) : 입력에서 논리 1이 되기 위한 최소 전압 레벨 (이 이하로는 1 안됨)
     - VIL (max) : 입력에서 논리 0이 되기 위한 최대 전압 레벨 (이 이상에서 0 안됨)
     - VOH (min) : 출력에서 논리 1을 나타내는 고정된 최소 전압 레벨
     - VOL (max) : 출력에서 논리 0을 나타내는 고정된 최대 전압 레벨

  ㅇ 입출력 논리 전류 레벨
     - IIH : High 전압 인가시, 입력으로 흐르는 전류 (sink)
     - IIL : Low 전압 인가시, 입력으로 흐르는 전류 (sink)
     - IOH : 특정 부하 상태 하에서 논리 1 일 때, 출력으로 흐르는 전류 (source)
     - IOL : 특정 부하 상태 하에서 논리 0 일 때, 출력으로 흐르는 전류 (source)


2. 게이트 전기적 특성 (구동 능력 관점)팬 아웃 (Fan-out)
     - 게이트 출력 단에 한번에 접속시켜 구동 가능한 최대 입력 수

  ㅇ 팬 인 (Fan-in)
     - 게이트 입력 단에 한번에 접속 가능한 최대 출력 수

  ㅇ 잡음 여유 (Noise Margin)
     - 입력 신호 변동에도 논리회로논리치를 정확하게 식별할 수 있는 능력


3. 게이트 전기적 특성 (공급 전압,전력 소모 관점)직류 공급 전압 (VCC 또는 VDD)
     - TTL IC 계열  VCC : 5 [V] 
     - CMOS IC 계열 VDD : 보통은 3~8 [V], 고속형은 2~6 [V] (5, 3.3, 2.5, 1.8 V 등)

  ㅇ 전력 소모 (PD)
     - 논리게이트 출력 상태에 따라 전류 흐름 상태가 달라지므로,
        . ICCH : 논리게이트의 출력이 High일 때 전원에서 공급되는 전류
        . ICCL : 논리게이트의 출력이 Low일 때 부하에서 흘러들어오는 전류
        . 통상, 이 둘의 평균(듀티사이클 50% 간주)을 취해, 
           .. ICC (avg) = (ICCH + ICCL)/2

     - 결국, 직류 공급 전압평균 전류와의 곱을 취함
        . PD = VCC x ICC
        . PD (avg) = VCC x ICC (avg)

     * 例) 출력 High에서 2 ㎂ 공급, 출력 Low에서 4 ㎂, VCC 5 V 일 때, 평균 전력 소모는,
        .  PD (avg) = VCC x ICC (avg) = (5) V x (2 + 4)/2 ㎂ = 15 ㎼


4. 게이트 전기적 특성 (시간 관점)전파 지연 또는 전달 지연 (tpd, Propagation Delay)
     - 입력 펄스 변화에 따른 출력 펄스 변화가 나타나기까지의 지연시간
        . 입력 변화에 따라 출력이 변화하기까지 걸리는 시간
           .. 통상, 입력/출력 전이의 50% 지점으로 측정 함

     - tpHL : 입력이 변환 직후, 출력이 `HIGH`에서 `LOW`로 변할 때의 지연시간
              또는, 입력 펄스와 출력 펄스 기준점 사이의 지연시간
     - tpLH : 입력이 변환 직후, 출력이 `LOW`에서 `HIGH`로 변할 때의 지연시간
              또는, 입력 펄스와 출력 펄스 기준점 사이의 지연시간
     - tp = (tpHL + tpLH)/2
        . 통상, tpHL,tpLH이 같지 않아, 그 평균을 취해 나타내곤 함

     * 인버터 경우의 例)
        

     * 한편, 입출력 또는 송수신 간의 `위상차` = `전달 지연`
        . 아날로그 회로 관점의 `위상차`는 디지털 회로 관점의 게이트 `전달 지연시간`과 대응됨

  ㅇ 상승시간, 하강시간
     - 상승시간 (Rise Time)  (tr)
        . 클럭 파형 진폭의 10 % 에서 90 % 까지의 상승 구간 시간
     - 하강시간 (Decay Time,Falling Time)  (tf)
        . 클럭 파형 진폭의 90 % 에서 10 % 까지의 하강 구간 시간

     * 디지털 회로에서는 가급적 상승시간,하강시간이 짧을수록 잡음내성,전력소모에 유리함

  ㅇ 셋업시간(Setup Time),홀드시간(Hold Time)
     - 셋업 시간 : 클럭 천이가 발생하기 전에, 입력이 일정 레벨을 유지해야만 하는 시간
     - 홀드 시간 : 클럭 천이가 발생한 후에, 입력이 일정 레벨을 유지해야만 하는 시간



Copyrightⓒ written by 차재복 (Cha Jae Bok)